MOSFET与DRAM等矽半导体元件的加工尺寸已经进入奈米世代，根据ITRS（International Technology Roadmap for Semiconductor）的统计，高性能微处理晶片（micro process chip）与大容量快闪记忆体（flash memory）的导线宽度及导线与导线之间间隙，两者合计后1/ 2距离亦即半间距（half pitch）已经进入90nm制程/90nm node等级，晶片内的电晶体亦即MOSFET（Metal Oxide Semiconductor Field Effect Transistor）的闸道（gate）电极尺寸分别是90nm制程与50nm node ，目前仍在开发中的65nm制程的node则低于25nm，如(图一)。

虽然该尺寸距离元件动作极限尺寸还很遥远，不过各种错综复杂原因，使得利用微细化技术提高半导体元件性能的愿望一直不易实现，在此背景下出现许多不同于传统半导体元件性能提升指标，亦即不同于「scaling法则」的提案（approach），其中利用歪斜（strain）效应与元件结构三次元化等技术最受嘱目。

歪斜技术的歪斜评鉴以及引发歪斜的缺陷抑制，要求极高精度的评鉴技术，加上MOSFET三次元化结构时基板加工非常重要，因此包含奈米等级精度与表面加工损伤的去除，以及精度的评鉴技术在内的相关技术已经成为业者研究焦点，有鉴于此本文将深入探讨各种矽半导体元件的最新技术动向。
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